вход Вход Регистрация



В биполярных интегральных ЗУ в качестве ЗЭ используется статический триггер на двух многоэмиттерных транзисторах (рис.8.1,а). Информационные эмиттеры Э11 и Э21 транзисторов VT1 и VT2 соединены с разрядными шинами записи считывания ЗШЗп/Сч0 и ЗШЗп/Сч1. Последние соединены с усилителями записи считывания Зп/Сч0 и Зп/Сч1. Адресные эмиттеры Э13, Э23 и Э12, Э22 соединены соответственно с адресными шинами АШХi и АШУi.

Запись информации в ЗЭ. Вначале осуществляется выборка данного ЗЭ подачей в адресные шины АШХi и АШУi положительных потенциалов (≥2,4 В) соответствующих логической «1», при этом адресные эмиттеры Э13, Э23 и Э12, Э22 оказываются запертыми (рис.8.1,б). Затем при записи «0» («1») в ЗЭ на вход W0 (W1) усилителя записи Зп0 (Зп1) подается логическая «1» а на вход W0 (W1) усилителя записи Зп1 (Зп0) подается логический «0». При этом с усилителя записи Зп0 (Зп1) на подключенную к нему разрядную шину РШЗп/Сч0 (РШЗп/Сч1) подается потенциал (≤ 0,4 В) логического «0», а на другую РШЗп/Сч1 (РШЗп/Сч0) с невозбужденного усилителя Зп1 (Зп0) подается потенциал, равный ~ 1,5 В. Если до записи триггер находится в состоянии «0» (VT1 открыт, VT2 – закрыт), то подача низкого потенциала на эмиттер Э11 не меняет состояние триггера. Если до записи триггер находился в состоянии «1» (VT1 – закрыт, VT2 открыт), то при подаче низкого потенциала на эмиттер Э11 открывается транзистор VT1 а VT2 закрывается, и триггер устанавливается в состояние «0».

Рис.8.1. Схема запоминающего элемента полупроводникового ЗУ (а)

и временная диаграмма (б) работы ЗЭ

В режиме хранения (ЗЭ не выбран) на адресных шинах АШХi и АШУi и на выходах W0, W1 – логический «0». При этом информационные эмиттеры и Э11 и Э21 заперты, так как на них подается потенциал 1…1,5 В с коллектора транзистора через диод а эмиттерный ток открытого транзистора VT1 замыкается на землю через адресне шины АШХi и АШУi.

В режиме считывания (ЗЭ выбран) на адресные шины АШХi и АШУi подается потенциал ( ≥2,4 В) логической «1», а на входы W0 и W1 – потенциал логического «0». Поэтому адресные эмиттеры Э12 и Э13, Э23 и Э22 оказываются запертыми, а коллекторный ток открытого транзистора VT1 течет через информационный эмиттер Э11 и втекает в базовою цепь входного транзистора усилителя считывания Сч0. При этом входной транзистор открывается и на выходе усилителя считывания Сч0 появляется логический «0» (рис.8.1,б). Считывание происходит без разрушения информации. Хранимая в ЗЭ информация доступна для считывания все время, пока ЗЭ находится в выбранном состоянии и в него не производится запись. Для повышения быстродействия ЗЭ в триггере применяют диоды Шоттки в цепях нелинейной отрицательной обратной связи, предотвращая тем самым переход транзисторов VT1, и VT2 в режим насыщения.

Интегральная схема биполярного ЗУ представляет собой кристалл кремния Si, в котором образованы массивы ЗЭ (триггеров) со всеми межсоединениями, а также адресные дешифраторы, усилители – формирователи записи, считывания и другие схемы для управления адресной выборкой, записью и считыванием. На рис. 8.2,а показана схема модуля КІ55РУІ (16 слов x1 разряд) полупроводникового биполярного ЗУ. Модуль имеет адресные входы Х1…Х4 и У1…У4, информационные входы W0, W1 и выходы F0, F1

Часто имеется вход для сигналов выбора модуля. На рис. 8.2,б изображена структурная схема построения интегральных полупроводниковых биполярных многоразрядных ЗУ из модулей (корпусов) одноразрядных слов. Указанное ЗУ имеет емкость N=16 слов разрядность n (первая матрица хранит нулевой разряд, вторая – первый и т. д.). На рис. 8.2,в изображена структура ЗУ для многоразрядных слов.

Рис. 8.2. Запоминающее устройство

© 2018
  • Сайт "Литературка"
  • мы собираем различную техническую, образовательную, научную литратуру