вход Вход Регистрация



Запоминающие устройства как правило, содержит множество ЗЭ, образующих запоминающий массив (ЗМ). Массив разделен на отдельные ячейки, каждая из которых предназначена для хранения двоичного кода, количество разрядов в котором определяется шириной выборки памяти. По способу орнанизации памяти (размещению и поиску информации) в ЗМ различают адресную, ассоциативную и стековую (магазинную) памяти.

В памяти с адресной организацией размещение и поиск информации в ЗМ основаны на использовании адреса хранения слова (числа), которым служит номер ячейки ЗМ, в которой это слово размещается. При записи (считывании) слова в ЗМ инициирующая эту операцию команда должна указывать адрес (номер ячейки), по которому производится запись (считывание).

Структура адресной памяти (рис.8.6,а) содержит ЗМ из N n-разрядных ячеек и его аппаратурное обрамление, включающее регистр адреса РгА, имеющий К (К≥log2N) разрядов, информационный регистр РгИ, блок выборки БАВ с дешифратором кода адреса ДША, блок усилителей считывания БУС, блок разрядных усилителей сигналов записи БУЗ и блок управления памятью БУП. По коду адреса в РгА, БАВ формирует в соответствующей ячейке памяти сигналы, позволяющие произвести в ячейке считывание или запись слова.

Цикл обращения к памяти инициируется поступлением в БУП извне сигнала ОБРАЩЕНИЕ. Общая часть цикла обращения включает прием в РгА с шины адреса ША адреса обращения и прием в БУП и расшифровка управляющего сигнала ОПЕРАЦИЯ, указывающего вид запрашиваемой операции (считывание или запись).

Далее при считывании БАВ дешифрирует адрес, посылает сигналы считывания в заданную адресом ячейку ЗМ. При этом код записанного в ячейке слова считывается усилителями считывания БУС и передается в РгИ. Затем, в случае памяти с разрушающим считыванием, производится регенерация информации в ячейке записью в нее из РгИ считанного слова. Операция считывания завершается выдачей слова из РгИ на входную информационную шину ШИВых.

 

При записи после выполнения указанной общей части цикла обращения производится прием записываемого слова с входной информационной шины ШИВх в РгИ. Запись состоит из двух операций: очистка ячейки (сброса в «0») и собственно записи. Для этого БАВ сначала производит выборку и очистку ячейки, заданной адресом в РгА. Очистка выполняется сигналами считывания слова в ячейке, но при этом блокируются усилители считывания и из БУС в РгИ информация не поступает. Затем в выбранную БАВ записывается слово из РгИ.

 

 

Рис.8.6. Организация ОЗУ: а – структура адресной памяти с

произвольным обращением

 

 

Рис.8.6. (окончание) б – на основе динамических ЗЭ;

в – на основе статических ЗЭ; г – N = 256x8; д – N = 2048x8

Блок управления БУП генерирует необходимые последовательности управляющих сигналов, инициирующих работу отдельных узлов памяти. Цепи передачи управляющих сигналов показаны пунктирными линиями на рис.8.6,а.

Организация ОЗУ на основе динамических ЗЭ изображена на рис.8.6б. Каждая колонка ЗЭ имеет отдельный усилитель регенерации (УР). При каждом обращении к ЗУ происходит автоматическая регенерация информации во всех ЗЭ соответствующей строки. Для полной регенерации памяти необходимо регенерировать n строк, поскольку все элементы в строке регенерируются одновременно.

Конфигурация ОЗУ (рис.8.6,б) типична для МОП БИС с организацией 1024x1. 10 – разрядный адресный код А0…А9 поступает на дешифраторы выборки строки ДШВС и колонки ДШВК, которые совместно выбирают нужный ЗЭ.

Одна из возможных организаций ОЗУ с ЗЭ статического типа показана на рис.8.6,в. ОЗУ имеет8-разрядный адресный вход А0…А7. Для чтения информации из ОЗУ на вход подается сигнал разрешение выдачи При записи запрещается выдача информации из матрицы ЗЭ на шину данных ; данные, подлежащие записи, подаются на вход ОЗУ, и поступает сигнал записи информации В обоих режимах (записи и чтения) адресные сигналы подаются до поступления сигналов .

При построении систем памяти наибольшее распространение получили ОЗУ с конфигурацией nx1 (n=256, 512, 1024, 2048, 4096). Память микроЭВМ обычно имеет разрядность, равную или кратную разрядности МП. Поэтому для 8-разрядного МП необходима память с длиной слова 8 бит. Необходимая длина слова памяти достигается параллельным включением m БИС памяти, где m – длина слова в битах ( m = 8, 12, 16, 24, 32, 64). Совокупность 8 одноразрядных линий данных всех 8 БИС образует 8-разрядную шину данных системы памяти. Линии адреса и чтения-записи всех БИС включает параллельно для одновременного обращения по всем БИС ЗУ.

Организация ОЗУ емкостью 25x8 на основе двух БИС ОЗУ емкостью 256x4 бит показана на рис.8.6,г, на рис.8.6,д – ОЗУ емкостью 2048 байт на основе БИС ЗУ с организацией 1024x1, на нем указаны только адресные цепи ЗУ. Сигналы с выхода триггера Тг подаются на входы РВ разрешения выборки БИС ЗУ. Адресные линии А0…А9 (рис.8.6,д) служат для адресации ячеек памяти внутри выбранных БИС ЗУ.

© 2018
  • Сайт "Литературка"
  • мы собираем различную техническую, образовательную, научную литратуру