вход Вход Регистрация



Микросхема КР580ВТ57 представляет собой программируемое 4-канальное устройство прямого доступа к памяти (ПДП) и пред­назначена для организации по требованию периферийного устройст­ва высокоскоростного обмена данными между памятью системы и периферийными устройствами, минуя центральный процессор. По каждому из четырех каналов обмен может происходить массивами данных до 16 Кбайт с возможностью задания начального адреса от 0 до 64 К Структурная схема микросхемы КР580ВТ57 представ­лена на рис. 1.16.

Рассмотрим назначение основных узлов и принцип их взаимо­действия Микросхема может обслуживать до четырех периферий­ных устройств, запрашивающих режим ПДП подачей на схему при­ема запросов асинхронных сигналов DRQ0 - DRQ3. При поступлении двух и более запросов будет обслуживаться устройство с наивыс­шим приоритетом. Приоритет устанавливается программно. Возмож­ны два режима установки приоритета: фиксированный, когда канал 0 имеет самый высокий приоритет, а канал 3 - самый низкий, и циклический сдвиг приоритета, когда после каждого цикла ПДП приоритет каждого канала изменяется. При поступлении запроса на ПДП устройство управления формирует сигнал HRQ «Запрос захвата», запрашивающий центральный процессор (ЦП) о возможности использования системной шины для организации ПДП. При поступлении от ЦП разрешения на пользование системной шиной HLDA схема приема запросов формирует сигнал DASK0 - DASK3, подтверждающий запрашивающему периферийному устройству воз­можность ПДП.

Для хранения начального адреса и числа циклов ПДП исполь­зуются два 16-разрядных регистра на каждый канал, которые об­разуют ЗУ емкостью 8X16 бит. Оба регистра - регистр адреса и ре­гистр числа циклов - должны быть загружены перед началом ра­боты. В регистр адреса записывается адрес первой ячейки памяти, к которой должно быть обращение. Значения, записываемые в млад­шие 14 разрядов регистра числа циклов, указывают число ПДП ми­нус 1 до появления сигнала ТС «Конец счета» на выходе микросхе­мы. В двух старших разрядах регистра числа циклов указывается режим обмена данными: проверка, запись, чтение.

 

Рисунок 1.16 - Структурная схема КР580ВТ57

 

Устройству управления формирует все управляющие сигналы, необходимые для осуществления различных режимов работы мик­росхемы КР580ВТ57. Схема выработки сигналов запись/чтение обеспечивает прием, формирование и выдачу сигналов, осуществля­ющих обмен информацией между ЦП и схемой ПДП, между па­мятью и периферийными устройствами.

Режим работы микросхемы устанавливает 8-разрядный регистр установки режимов. Запись в регистр осуществляется в режиме программирования после загрузки регистра адреса и регистра числа циклов, сброс, т. е. установка в исходное состояние, - подачей сигнала RESET. Записывая в регистр установки режима определен­ную информацию, можно установить следующие режимы работы (обслуживания) схемы ПДП: автозагрузка (повторение ранее выб­ранного массива адресов), конец счета, удлиненная/обычная запись, фиксированный/циклический приоритет.

Регистр состояния каналов указывает, какой канал достиг ус­ловия конца счета. Буфер адреса предназначен для приема и вы­дачи кода адреса. Двунаправленные адресные шины А0 - A3 в ре­жиме программирования являются входами, выбирающими один из регистров, информация с которого должна быть считана или, наоборот, записана. В режиме обслуживания они являются млад­шими разрядами 16-разрядного адреса памяти. Выходы А4 - А7, имеющие состояние «Выключено», предназначены для выдачи 4 - 7 разрядов 16-разрядного адреса памяти.

Буфер данных состоят из восьми двунаправленных схем, каж­дая из которых имеет на выходе состояние «Выключено» и пред­назначена для сопряжения устройства ПДП с шиной данных МП, При программировании загрузка регистра адреса, регистра числа циклов или регистра установки режимов осуществляется из ЦП че­рез шину данных за два командных цикла.

При чтении содержимого регистра адреса, регистра числа цик­лов или регистра состояния каналов данные передаются в ЦП так­же через шину данных. В течение циклов ПДП микросхема КР580ВТ57 управляет системной шиной и выдает через буфер данных старшие восемь разрядов адреса памяти одного из регистров адреса ЗУ. Эти разряды адреса передаются в начале каждого цикла ПДП, а затем шина данных освобождается для обмена данными между памятью и периферийными устройствами в течение остав­шейся части цикла ПДП. Назначение выводов КР580ВТ57 приведе­но в табл. 1.8.

 

Таблица 1.8

Номер вывода

Обозначение

Назначение
32 - 35, 37 - 40 А0 - А7 Шина адреса
21-23, 26 - 30 D7 - D0 Шина данных
1 Чтение ввода/вывода
2 Запись ввода/вывода
3 Чтение памяти
4 Запись в память
5 MARK Маркер
6 READY Готовность
7 HLDA Подтверждение захвата
8 ADSTB Строб адреса
9 AEN Разрешение адреса
10 HRQ Запрос захвата
11 Выбор микросхемы
12 CLK Тактовый сигнал
13 RESET Установка
25, 24, 14, 15 Подтверждение ПДП
16-19 DRQ3 - DRQ0 Запрос ПДП
20 GND Общий
31 Ucc +5 В
36 TC Конец счета

 

Функционирование

Микросхема осу­ществляет двунаправленный обмен данны­ми между памятью и периферийными уст­ройствами путем фор­мирования в адресном канале микропроцес­сорной системы параметров заданного массива адресов ячеек па­мяти и управляющих сигналов. Массив ад­ресов, по которым происходит обмен данными между периферией и памятью, характеризуется начальным адресом, т. е. первым адресом начала обмена и числом циклов обращений к памяти. После предоставления системной шины со стороны процессора микросхема может осуществить обмен массивом данных между памятью и периферийными устройствами без дальнейшего вмешательства процессора.

Каждый из четырех каналов микросхемы обеспечивает адресацию (путем инкрементирования выработанного адреса) внешней памяти массивами объемом до 16К байт с возмож­ностью задания любого из 64К начальных ад­ресов.

Каналы приема запросов ПД предназначе­ны для приема и привязки несинхронных сиг­налов прямого доступа к памяти DRQ0 - DRQ3, маскирования входов и выдачи сигна­лов подтверждения запроса прямого доступа к памяти - . Каждый канал при­нимает запрос через свой вход DRQ и выда­ет сигнал «Подтверждение запроса» ПД через соответствующий выход.

Устройство управления управляет последо­вательностью операций в течение всех циклов ПД путем генерации соответствующих управ­ляющих сигналов. Устройство осуществляет переход микросхемы из состояния ожидания в состояние обслуживания по сигналу HLDA, поступившему из процессора, вырабатывает и передает внешние сигналы на следующие вы­воды:

- выход HRQ (запрос захвата) запрашивает управление системной шиной. В системе с од­ной микросхемой этот выход должен быть под­ключен ко входу «Захват» микросхемы КР580ВМ80А;

- вход HLDA (подтверждение захвата) полу­чает от КР580ВМ80А сигнал, который свиде­тельствует, что микросхема КР580ВТ57 мо­жет приступать к управлению системными шинами;

- вход С (тактовый сигнал), на который по­даются тактовые импульсы С2 от тактового генератора микропроцессорной системы;

- выход STBA (стробирующий сигнал адре­са) стробирует старший байт адреса памяти, передаваемый через шину данных;

- выход АЕ (разрешение адреса) указывает системе, что происходят циклы ПД. Он мо­жет быть использован в системе для блоки­ровки адресной шины в устройствах, не участ­вующих в ПД;

- выход ТС (конец счета) указывает выбран­ному в настоящий момент периферийному уст­ройству, что текущий цикл ПД должен быть последним для этого массива данных. Если разряд разрешения «КС-стоп» в регистре ре­жима (РгР) установлен в 1, то выбранный канал будет автоматически запрещен в конце этого цикла ПД, т. е. в конце передачи массива данных. Вывод активизируется (устанавлива­ется в 1), когда содержимое 14-разрядного регистра циклов (РгЦ) в данном канале уста­навливается в 0. 14 разрядов РгЦ должны быть загружены числом N - 1, где N - нуж­ное число циклов ПД;

- выход М128 (маркер по модулю 128) ука­зывает выбранному периферийному устройству, что текущий цикл ПД является 128-м или кратным 128 от конца массива данных. Если общее число циклов ПД N делится на 128 и РгЦ загружен числом N - 1, то сигнал М128 появляется на 128-м и каждом кратном 128 цикле от конца массива данных;

- вход RDY (готовность) асинхронный и ис­пользуется для удлинения циклов записи в память (чтение из памяти) путем ввода мик­росхемы с помощью сигнала «Готовность» в состояние ожидания, если выбранная память требует более длинных циклов;

- выводы А0 - A3 - адресные шины. Они яв­ляются трехстабильными выходами и устанавливают разряды 0 - 3 16-разрядного адреса памяти, генерируемого микросхемой во время всех циклов ПД.

Схема установки режима хранит инфор­мацию о запрограммированных режимах: ав­тозагрузки; КС-стоп; удлиненной записи; обыч­ной записи; циклического сдвига приоритетов; фиксированного приоритета. Кроме того, раз­ряды 0 - 3 регистра установки режима разре­шают работу каждого из каналов. Регистр установки режима обычно загружается после того, как установлены регистр адреса (РгА) и регистр циклов (РгЦ).

Регистр установки режима сбрасывается пу­тем подачи сигнала на вход RS, что приводит к запрету работы всех каналов во всех режи­мах и предотвращает конфликты на шинах при подаче напряжения питания.

Пользоваться каналами запрещается до тех пор, пока РгА и РгЦ не будут загруже­ны необходимыми числами. В противном слу­чае случайный запрос ПД (DRQ) от периферийного устройства может вызвать цикл ПД, что приведет к порче данных в памяти.

Состояние 1 в разряде 4 РгР устанавлива­ет режим циклического сдвига приоритетов. В этом режиме после каждого цикла ПД (но не каждого запроса ПД) приоритет каждого канала изменяется. Канал, который только что был обслужен, будет иметь самый низкий при­оритет, а остальные каналы получат приори­тет, следующий по уровню.

Если разряд 4 установлен в 0, каждый ка­нал ПД имеет фиксированный приоритет. В ре­жиме фиксированных приоритетов канал 0 имеет наивысший приоритет, а канал 3 - самый низкий.

Циклический сдвиг приоритетов предотвра­щает монополизацию одного из каналов ПД; последовательность циклов ПД будет обслу­живать различные каналы, если разрешено об­служивание более одного канала. Все операции ПД начинаются с первоначального присвоения каналу 0 наивысшего приоритета для перво­го цикла ПД.

Состояние 1 в разряде 5 РгР устанавливает режим удлиненной записи. В этом случае продолжительность сигналов и уве­личивается путем более ранней их активиза­ции в цикле ПД. Передача данных в микро­процессорной системе на основе БИС КР580ВМ80А реализуется асинхронно, чтобы можно было использовать различные типы памяти и устройств ввода/вывода с различным временем доступа к памяти. Если к устрой­ству в указанный интервал времени доступ невозможен, то оно выдает в микросхему сигнал «Отсутствие готовности», тем самым заставляя ее войти в один или более тактов ожидания готовности.

Некоторые устройства отличаются доста­точным быстродействием, чтобы получить к ним доступ без использования тактов ожида­ния готовности. Для этого такие устройства должны генерировать свой сигнал «Готов­ность» одновременно с появлением фронта сигнала или . Однако в процессе формирования сигнала «Готовность» он задер­живается, что может заставить микросхему войти в такт ожидания готовности. Для вычи­слительных систем с этим типом устройств ре­жим удлиненной записи обеспечивает другие временные соотношения для сигналов и , которые дают возможность устройствам раньше выдать сигнал «Готовность» и следовательно, исключить такты ожидания для микросхемы, что увеличивает пропускную способность системы.

Состояние 1 в разряде 6 РгР устанавлива­ет режим «КС-стоп», при котором после, появ­ления сигнала ТС обслуженный канал ПД оказывается запрещенным. В результате авто­матически прекращаются всякие операции ПД в данном канале. Разряд разрешения для дан­ного канала должен быть перепрограммирован для продолжения или начала следующей опе­рации ПД.

Если разряд 6 установлен в 0, то появле­ние сигнала ТС не запрещает дальнейшее ис­пользование канала. В этом случае сигнал ин­формирует периферию об окончании опера­ции ПД.

При наличии 1 в разряде 7 РгР устанавли­вается режим автозагрузки. Этот режим по­зволяет каналу 2 многократно передавать мас­сив данных без программного вмешательства. Регистры канала 2 устанавливаются, как обыч­но, для одной передачи массива. Регистры ка­нала 3 в это время хранят параметры масси­ва для переустановки регистров канала 2 (начальный адрес ПД, число циклов и направ­ление передачи). После первой передачи мас­сива данных через канал 2 и появления сигна­ла ТС параметры, хранимые в регистрах кана­ла 3, автоматически загружаются в соответст­вующие регистры канала 2. Заметим, что воз­можности режима «КС-стоп» не воздействуют на канал 2, когда разряд 7 установлен в 1.

Если разряд 7 установлен в 1, то началь­ные параметры для канала 2 автоматически дублируются в регистрах канала 3 при прог­раммировании канала 2. Это обеспечивает мно­гократную передачу массива программировани­ем только одного канала. Операция много­кратной передачи массива может быть исполь­зована для регенерации изображения на элек­тронно-лучевой трубке. Каналы 2 и 3 могут быть загружены также разными параметрами при условии, что канал 2 загружается рань­ше, чем канал 3. Следует заметить, что в ре­жиме автозагрузки доступен для работы ка­нал 3, если нет запроса ПД по каналу 2 и разряд разрешения канала 3 РгР установлен в 1, но использование этого канала будет из­менять значения параметров, которые должны загрузиться в канал 2.

При использовании режима автозагрузки для операций по связыванию массивов данных (цепочка данных) надо перезагружать про­граммно регистры канала 3 новыми парамет­рами для передачи следующего массива данных. Каждый раз, когда в микросхеме происходит подмена данных канала 2 содержимым канала 3, в регистре состояния (РгС) аппаратно устанавливается разряд 4 «Флаг обновления данных». При этом подмена происходит с сохранением информации в регистрах канала 3. Повторный запуск канала 2 происходит в начале следующего цикла ПД канала 2 после появления сигнала ТС. Это первый цикл ПД нового массива данных для канала 2. Разряд «Флаг обновления данных» в РгС сбрасывается аппаратно в конце этого цикла. Для операций по связыванию массивов данных разряд «Флаг обновления данных» в регистре состоя­ния каналов может контролироваться микросхе­мой КР580ВМ80А, чтобы определить, когда параметры следующего массива данных могут быть гарантированно загружены в канал 3.

В разрядах 0 - 3 РгС аппаратно устанавли­вается «Флаг завершения обслуживания» по соответствующему каналу после выработки сиг­нала ТС. «Флаг завершения обслуживания» может также контролироваться процессором, однако в результате считывания флаг сбрасы­вается. «Флаг завершения обслуживания» и «Флаг обновления данных» в РгС могут быть сброшены также сигналом SR или отказом от режима автозагрузки путем перепрограммиро­вания РгР.

Установка разрядов 0 - 3 регистра установ­ки режимов разрешает работу каждого из ка­налов. Если разряд установлен в 0, то соот­ветствующий канал блокируется.

Схема управления периферийными устрой­ствами осуществляет прием, формирование и выдачу сигналов, обеспечивающих обмен ин­формацией между процессором и микросхе­мой КР580ВТ57, между памятью и перифе­рийными устройствами. Если процессор за­гружает или читает один из регистров микро­схемы КР580ВТ57 (последняя является пери­ферийным устройством на системной шине), то микросхема получает сигнал или при = 0, декодирует младшие адрес­ные разряды А0 - A3 и либо записывает со­держимое шины данных на адресуемый разрядами А0 - A3 регистр микросхемы ( = 0), либо выдает содержимое этого регистра на шину данных при = 0.

В состоянии обслуживания, когда микро­схема управляет системными шинами, схема генерирует сигналы и (цикл запи­си ПД) или и (цикл чтения ПД), которые управляют каналом данных, связан­ным с периферийным устройством. Если микро­схема является периферийным устройством по отношению к процессору, то сигнал = 0, поступивший на вход , разрешает считывание с 8-разрядного регистра состояния каналов или старшего (младшего) байта 16-разрядного регистра адреса, или ре­гистра числа циклов.

Если микросхема находится в состоянии программирования, то вывод является входом, а сигнал = 0 позволяет содер­жимое шины данных загрузить в 8-раэрядный регистр установки режима или старший (младший) байт в 16-разрядный регистр адре­са или регистр числа циклов.

Четыре младшие адресные шины А0 - A3 двунаправленные. В режиме программирования они являются входами, которые выбирают один из регистров микросхемы для считыва­ния или записи информации. В режиме обслуживания они являются выходами, на которых устанавливаются младшие четыре разряда 16-разрядного адреса памяти, генерируемого микросхемой.

Буферная схема данных (БД) представляет собой 8-разрядную двунаправленную шину с тремя состояниями, соединяющую микросхе­му с системной шиной данных.

Двунаправленная шина данных D0 - D7 с тремя состояниями. При программировании в режиме записи восемь бит данных для реги­стра адреса, регистра числа циклов или регист­ра установки режима передаются через шину данных из процессора. При чтении процессо­ром содержимого регистра адреса, регистра числа циклов или регистра состояния каналов данные передаются в процессор также через шину данных. В течение циклов ПД (когда микросхема управляет системной шиной) она выдает старшие восемь разрядов адреса памя­ти (из одного из регистров адреса ЗУ). Эти разряды адреса выдаются в начале каждого цикла ПД. Затем шина данных освобождается для обмена данными между памятью и пери­ферией в течение оставшейся части цикла ПД.

Необходимым условием для обслуживания канала прямого доступа к памяти является поступление на микросхему из периферии сиг­нала запроса DRQ, в результате чего микро­схема вырабатывает сигнал «Запрос захвата» HRQ для передачи его на процессор. По полу­чении от микропроцессора сигнала «Подтверж­дение захвата» HLDA микросхема осущест­вляет:

- управление системной шиной;

- подтверждение запроса периферийного уст­ройства, которое подключено к каналу с наи­высшим приоритетом;

- выдачу младших восьми разрядов адреса памяти на системные адресные шины А0 - А7, а старших восьми разрядов адреса - на шину данных D0 - D7;

- генерацию соответствующих сигналов уп­равления или , , , кото­рые побуждают периферийное устройство по­лучить байт данных из ячейки или передать его в ячейку памяти. За один цикл работы микросхема передает один байт данных, причем в первом цикле вырабатывается адрес ячейки, равный начальному адресу, а в каждом по­следующем адрес увеличивается на 1 до тех пор, пока число циклов обращений к памяти не станет равным заданному.

Микросхема управляет системной шиной и повторяет последовательность передач до тех пор, пока периферийное устройство сохраняет свой запрос. Так микросхема может передать массив данных в быстродействующее перифе­рийное устройство или выбрать его из этого устройства в один прием. Когда указанное ко­личество байт передано, микросхема выдает сигнал «Конец счета» ТС, информируя о завер­шении передачи данных.

В процессе выполнения циклов ПД (систем­ные шины находятся под управлением микро­схемы) имеются три различных режима ра­боты:

режим чтения ПД - обеспечивает передачу данных из памяти в периферию;

режим записи ПД ─обеспечивает переда­чу данных из периферии в память;

режим проверки ПД - не включает пере­дачу данных.

Канал ПД в режиме проверки не генерирует сигналы управления , ,, что предотвращает передачу данных. Однако в каждом цикле ПД микросхема осу­ществляет управление системной шиной и подтверждает запросы периферии. Периферия мо­жет использовать сигналы подтверждения для разрешения внутреннего доступа к каждому байту в массиве данных для того, чтобы вы­полнить некоторые операции проверки. Напри­мер, массив циклов проверки ПД может следовать за массивом циклов чтения ПД (из памяти в периферию) для того, чтобы раз­решить периферийному устройству проверить вновь поступившие данные.

После окончания запрограммированного чи­сла циклов ПД, характеризующегося выработ­кой сигнала ТС, возможны следующие виды работы;

- дальнейшее наращивание адреса путем при­бавления 1 в каждом последующем цикле ПД;

- блокировка канала ПД (режим «КС-стоп»);

- повторение ранее выработанного массива адресов (режим автозагрузки).

При наличии двух и более запросов будет обслуживаться периферия с наивысшим прио­ритетом. Вид приоритета устанавливается в процессе программирования.

Имеется два вида установки приоритета:

- фиксированный, когда канал 0 имеет наи­высший приоритет, а канал 3 - самый низкий;

- циклический сдвиг приоритета, когда пос­ле каждого цикла ПД приоритет каждого ка­нала изменяется.

В процессе функционирования микросхемы путем программирования РгР можно заблоки­ровать (замаскировать) запрос любого ка­нала.

В процессе функционирования в составе микропроцессорной системы микросхема может находиться в одном из следующих состояний: исходное; программирование; ожидание; об­служивание.

В исходное состояние микросхема устанав­ливается после включения путем подачи на ее вход SR сигнала «Установка». В этом состоя­нии маскируются запросы всех каналов ПД, а трехстабильные буферные схемы системной шины А0 - А3 переводятся в состояние приема информации.

В состоянии программирования микросхе­мы микропроцессор по системным шинам дан­ных D0 - D7 осуществляет запись в соответст­вующие регистры микросхемы исходных дан­ных (начальные адреса и число циклов) и ин­струкции, определяющей режим работы мик­росхемы при циклах ПД. При этом адресат приема информации микросхемой определяет­ся кодом на системных шинах А0 - A3.

В состоянии ожидания микросхема находится от момента окончания программирования до получения сигнала «Подтверждение запро­са захвата» HLDA или в промежутках между массивами циклов ПД в отсутствие запросов ПД. В состоянии ожидания осуществляется прием сигналов DRQ и вырабатывается для микропроцессора сигнал «Запрос захвата» HRQ. В этом состоянии системные шины на­ходятся под управлением микропроцессора.

После получения от микропроцессора сигна­ла HLDA при наличии сигнала запроса DRQ микросхема вырабатывает сигнал и переходит в состояние обслуживания. В этом состоянии системные шины находятся под уп­равлением микросхемы, которая осуществляет один из запрограммированных режимов ПД и генерирует набор управляющих сигналов, не­обходимых для осуществления обмена данны­ми между памятью и периферией.

Регистры микросхемы загружаются или с них считывается информация, если процессор выполняет команду записи или чтения путем обращения к микросхеме КР580ВТ57 и к со­ответствующим регистрам внутри микросхемы. Для этого процессору необходимо выдать со­ответствующие сигналы записи или чтения , и на системные адресные ши­ны выдать адрес регистра микросхемы. В это время на шину данных подается необходимая информация для записи в регистры или же через шину данных читается информация из микросхемы.

Для установки состояния программирова­ния необходимо также на микросхему подать сигнал = 0, получаемый обычно путем де­кодирования всех или некоторых старших 12 разрядов адреса А4 - А15 (в зависимости от системной организации памяти и устройств ввода/вывода). Вход (или при об­щем поле памяти и УВВ) указывает на запись в регистры микросхемы, а вход (или ) - на чтение из регистров.

Разряд A3 позволяет различить регистры каналов при А3 = 0, а при А3 = 1 - регистр установки режима (работает только на запись), и регистр состояния каналов (рабо­тает только на чтение).

Три младших разряда А0 - А2 указывают конкретный регистр канала. Если адресуется регистр установки режима или регистр состоя­ния каналов, то разряды А0 - А2 должны быть установлены в 0. Когда адресуется регистр канала, разряд А0 позволяет различить регист­ры адреса ПД (при А = 0) и числа циклов (при А = 1). Разряды А1, А2 позволяют определить номер канала.

В связи с тем, что регистры канала явля­ются 16-разрядными, для их загрузки или чте­ния необходимо два программных командных цикла. В микросхеме имеется триггер, кото­рый автоматически переключает цепи во время выполнения операции чтения или записи. Этот триггер определяет доступ к старшему или младшему байту регистра. Сбрасывается триг­гер путем подачи сигнала на вход SR, а также всякий раз при загрузке регистра установки режима. Для обеспечения соответствующей синхронизации при обращениях к регистрам канала все команды, поступающие от процес­сора, должны появляться парами, причем всег­да младший байт регистра должен получить доступ к памяти первым. Нельзя подавать сигнал до тех пор, пока сигнал или не станет активным, так как это может привести к ошибочному состоянию триггера. В системах, использующих прерыва­ния, запросы прерывания должны быть запре­щены в процессе программирования регистров канала, чтобы не было разделения парных команд записи или чтения регистров.

Временная диаграмма работы микросхемы при программировании в режиме записи по­казана на рис. 3.33, а, а в режиме чтения - на рис. 3.33, б.

Внутренние операции микросхемы по пере­ходу из состояния ожидания в состояние об­служивания могут быть выполнены в течение семи тактов. Продолжительность тактов опре­деляется тактовой частотой микросхемы. Если микросхема не выполняет цикла ПД, то она находится в холостом такте S0 до прихода сигнала запроса ПД. С приходом сигнала DRQ последний обрабатывается согласно уста­новленному приоритету (фиксированному или циклическому) и вырабатывается сигнал HRQ. По этому сигналу микросхема переходит к такту S1. Это положение будет сохраняться до прихода с процессора сигнала «Подтверж­дение захвата» HLDA. Таким образом, состоя­ние ожидания характеризуется пребыванием микросхемы в тактах S0, S1.

При получении сигнала HLDA возбужда­ется шина канала, имеющего запрос с наиболее высоким приоритетом. Таким обра­зом осуществляется выборка канала и соот­ветствующего периферийного устройства для цикла ПД, и микросхема переходит к так­ту S2. Заметим, что сигнал HLDA должен ос­таваться с высоким уровнем напряжения до тех пор, пока не появится сигнал при одном цикле ПД или оба сигнала , и ТС при передаче массива. Если микросхема потеря­ет управление системными шинами, т. е. если сигнал HLDA станет равным 0, то сигнал будет сохраняться до окончания теку­щего цикла ПД. После этого циклы ПД пре­кращаются до тех пор, пока микросхема сно­ва не получит управление системными шинами.

Каждый цикл ПД (состояние обслужива­ния) содержит не менее четырех тактов: S2, S3, S4, S5. Если время доступа к памяти и УВВ, включенных в систему, недостаточно для передачи байта в указанное число тактов, то между тактами S4 и S5 вводится один и бо­лее тактов ожидания SWI. Использование удлиненной записи может в некоторых случа­ях исключить такты ожидания. Если в циклах ПД осуществляется режим проверки, то сиг­нал RDY не требуется.

 

© 2018
  • Сайт "Литературка"
  • мы собираем различную техническую, образовательную, научную литратуру